环孢素胶囊模拟EDA工具迈向自动化道路
【大比特导读】从历史上来看，类比设计师几乎就像射频(RF)设计师一样显得神秘和守旧。根据参与2015年国际实体设计大会(ISPD)的主讲人表示，类比设计师在多年来取得手动调整参数的丰富经验后，已经熟悉如何为现有各种不同类型的类比电路增加‘秘密配方’，因此，他们通常不情愿采用自动化途径。
从历史上来看，类比设计师几乎就像射频(RF)设计师一样显得神秘和守旧。根据参与2015年国际实体设计大会(ISPD)的主讲人表示，类比设计师在多年来取得手动调整参数的丰富经验后，已经熟悉如何为现有各种不同类型的类比电路增加秘密配方，因此，他们通常不情愿采用自动化途径。
虽然如此，与数位设计自动化工具较劲的类比设计自动化工具如今已经登场了。德国罗伊特林根大学(Reutlingen University)博世研究中心电子设计自动化(EDA)部门教授Jurgen Scheible表示，一种方法是利用传统由下而上的技术(标准单元)结合由上而下的自动最佳化技术设计流程。Scheible还透露，博世已在类比设计工具自动化方面投入了大量资金，并将自动化技术已经移交给Cadence设计系统公司。
类比电路的设计自动化进展并不像数位电路自动化那样明显，Scheible表示，设计和产生类比布局的额外工作和成本正成为IC设计中的严重瓶颈。
原因在于太多的电路类型都具有必须最佳化的许多参数，甚至比一般的数位电路更多。根据Scheible表示，近来年在特定类型的电路上已有进展，但在类比电路设计赶上数位EDA之前，还需要进行大量工作。在这次ISPD上，Scheible介绍了他开发的两种技术──连续设计流程和由下而上结合由上而下的设计流程;相关技术已经移交给Cadence了。
目前典型的类比电路设计流程是可反覆的，即布局、布线和元件生成后可不断地重覆这些步骤，直到满足所有的电路规格要求。但Scheible建议采用连续的设计流程，首先以符号规划初步的布局，接着调整实际的实体参数着手更细部的作业，直到产生具体的实体设计。
另一种方法是同时使用由下而上和由上而下的技术，直到两种技术在中间相遇对于现代类比设计来说，这是一种更优质的设计流程。不过，Scheible认为它面临一个两难困境：以速度衡量的由上而下最佳化演算法的效率通常与电路的准确度成反比。为了解决这个问题，类比设计师应该从参数化的单元(PCell)开始，因为其优点已在先前的设计中得到验证了。透过协调实体布局设计师采用由下而上的途径(从PCell开始)和电路设计师由上而下调整PCell参数的计划，可以使二者更精确地在中间相遇，从而实现满足电路规范要求的最优设计。
类比设计师精神
伊利诺大学教授Rob Rutenbar认为，类比设计师并不情愿采用这些自动化方法，包括从最早的类比设计工具开始，并且在Scheible先前所述的技术时达到顶峰。刚开始时只有以IC为重点的开源模拟程式(Spice)。
实现模拟的Spice回圈可能需要花费数周的时间，使用分析建模工具提高精确度还要花上数月。Rutenbar表示，在那之后，数位自动化工具已经解决了这些问题，但为什么类比部份仍未解决呢?
Rutenbar指出，对于类比设计师来说，从那以后EDA工具所做的正确事情就是增加最佳化的自动化、增加关键的IP合成、在相同设计流程中增加嵌入式工具，并采取分而治之的方法。遗憾的是，它漏掉了工程师如何进行实际布局的正确使用模型──换句话说，就是秘方的自动化。
最佳化、约束管理和统计中心工具很早就实现自动化了，而且广受类比设计师的接纳。然而，类比工程师仍然不愿意使用自动化布局工具，因为他们掌握着应该如何进行布局的秘诀。
工程师不想用自动化布局工具，原因涉及其中存在一种作为正确性替代品的审美观，但Rutenbar强调，利用布局美学在于确保电路能够正常工作，因为他们过去搭建过类似的电路，而且证明可顺利地作业。
Rutenbar认为，工程师必须接受自动化布局工具，特别是针对未来的先进节点SoC。举例来说，当今的分离式类比电路很便宜，因为它们使用的设计规则可能比数位制程中最先进的技术节点更落后五代之多。
然而，对于整合混合讯号电路的未来SoC来说，类比设计师必须学会如何在14nm、10nm、7nm甚至5nm节点时打造性能卓越的类比功能。他们还必须开始设计类比FinFET。使用类比FinFET的类比工程师所面临的最大问题在于导致严重直流(DC)压降的电迁移、讯号与电源布线以及电源电路的自发热，而这些问题都可以透过使用自动化布局工具加以解决。
